台積電5奈米試產 推出完整設計架構

晶圓代工廠台積電今天宣布， 5 奈米製程已進入試產階段，在開放創新平台下推出完整的 5 奈米設計架構，協助客戶實現 5 G 與人工智慧的 5 奈米系統單晶片設計。

台積電表示，相較 7 奈米製程， 5 奈米的微縮功能在安謀(ARM)的 Cortex-A 72 核心上能夠提供 1.8 倍的邏輯密度，速度增快 15 %。

5 奈米製程還具有極紫外光(EUV)微影技術所提供的製程簡化效益，台積電指出， 5 奈米製程能提供晶片設計業者全新等級的效能及功耗解決方案，支援下一世代的高階行動及高效能運算應用產品。

台積電研究發展與技術發展副總經理侯永清表示，在 5 奈米世代，設計與製程需要密切的共同最佳化，台積電與設計生態系統夥伴緊密合作，確保在客戶需要時能提供經由驗證的矽智財組合與電子設計自動化工具。

台積電與益華(Cadence)、新思科技(Synopsys)、Mentor Graphics 及 ANSYS，透過台積電的開放創新平台電子設計自動化驗證專案，進行全線電子設計自動化工具的驗證。

台積電指出， 5 奈米設計架構包括 5 奈米設計規則手冊、製程設計套件及通過矽晶驗證的基礎與介面矽智財，並且全面支援通過驗證的電子設計自動化工具及設計流程。

（新聞資料來源 : 中央社）